デバッグソリューションズホームへ

1.はじめに

2.使用される単語

3.文法定義表記方法

4.文法定義

4.1 BSDLの構造

4.2 Generic

parameter文

4.3 Logical port

description文

4.4 Standard use文

4.5 Use文

4.6 Compornent

conformance文

4.7 Device package

pinmappings文

4.8 Grouped port

identification文

4.9 Scan port

identification文

4.10 Compliance enabel

description文

4.11 Instruction register

description文

4.12 Optional register

description文

4.13 Register access

description文

4.14 Boundary register

description文

4.15 RUNBIST

description文

4.16 INTEST description

4.17 User extensions

to BSDL

4.18 Design Warning文

 

5.Standard VHDL

Package

5.1 1990年版

5.2 1994年版

5.3 2001年版

 

6.各バージョンにおける

  DEBSOLホームへ

 

3.文法定義の表記方法について

3.1 表記記号について

(1) “<” , “>” で囲まれた単語 BSDLで使用される文法要素
(2) “{” , “}” で囲まれた要素

0個以上の要素を含みます

(要素をふくまない場合もあります)。

(3) “[” , “]” で囲まれた要素

0又は1個の要素を含みます

(要素をふくまない場合もあります)。

(4) “「” , “」” で囲まれた要素 順序にかかわらず表記可能です。
(5) “|” 前後の要素は二者択一で使用されます。
(6) “::=” 前の要素は後ろの要素で定義されます。

3.2 構成要素

(1) <VHDL identifiier 2.2 単語” で定義される有効な識別子
(2) <integer>

符号無し数字から構成されるVHDL integer

(3) <real number>

<integer>.<integer> 又は <integer>.<integer>E<integer> で表記されるVHDL real number。全ての文字列に空白文字を含んではいけません。

(4) <pattern> 1つ以上の 0,1,X の文字から構成されるステートパターンを示す表記です。全ての文字列に空白文字を含んではいけません。0は“Low State”を、1は“High Stateを、Xは”Don‘t Care“を示します。
(5) <32−bit pattern> 32bit <pattern> 文です。

3.3 共通要素

(1) <port ID>

port ID は外部信号とインターフェスを行う信号の名称を定義します。<port ID>は以下の構文で定義されます。

<port ID> ::= <port name>|<subscripted port name>
<port name> ::= <VHDL identifiier>
<subscripted port name> ::= <VHDL identifiier>( <subscript> )
<subscript> ::= <integer>

(2)<instruction name>

instruction name はこのスタンダードで定義されたインストラクション名又はデバイスメーカーによってつけられたインストラクションを示します。

<instruction name> ::= BYPASS|CLAMP|EXTEST|HIGHZ|IDCODE|INTEST|RUNBIST|SAMPLE|USERCODE|<VHDL identifier>