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３．文法定義の表記方法について
３．１ 表記記号について
| （１） “＜” ， “＞” で囲まれた単語 | ： | ＢＳＤＬで使用される文法要素 | |
| （２） “｛” ， “｝” で囲まれた要素 | ： |
０個以上の要素を含みます （要素をふくまない場合もあります）。 |
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| （３） “［” ， “］” で囲まれた要素 | ： |
０又は１個の要素を含みます （要素をふくまない場合もあります）。 |
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| （４） “「” ， “」” で囲まれた要素 | ： | 順序にかかわらず表記可能です。 | |
| （５） “｜” | ： | 前後の要素は二者択一で使用されます。 | |
| （６） “：：＝” | ： | 前の要素は後ろの要素で定義されます。 |
３．２ 構成要素
| （１） ＜ＶＨＤＬ ｉｄｅｎｔｉｆｉｉｅｒ＞ | ： | “２．２ 単語” で定義される有効な識別子 | |
| （２） ＜ｉｎｔｅｇｅｒ＞ | ： |
符号無し数字から構成されるＶＨＤＬ integer |
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| （３） ＜ｒｅａｌ ｎｕｍｂｅｒ＞ | ： |
＜ｉｎｔｅｇｅｒ＞．＜ｉｎｔｅｇｅｒ＞ 又は ＜ｉｎｔｅｇｅｒ＞．＜ｉｎｔｅｇｅｒ＞Ｅ＜ｉｎｔｅｇｅｒ＞ で表記されるＶＨＤＬ ｒｅａｌ ｎｕｍｂｅｒ。全ての文字列に空白文字を含んではいけません。 |
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| （４） ＜ｐａｔｔｅｒｎ＞ | ： | １つ以上の ０，１，Ｘ の文字から構成されるステートパターンを示す表記です。全ての文字列に空白文字を含んではいけません。０は“Ｌｏｗ Ｓｔａｔｅ”を、１は“Ｈｉｇｈ Ｓｔａｔｅを、Ｘは”Ｄｏｎ‘ｔ Ｃａｒｅ“を示します。 | |
| （５） ＜３２−ｂｉｔ ｐａｔｔｅｒｎ＞ | ： | ３２ｂｉｔ ＜ｐａｔｔｅｒｎ＞ 文です。 |
３．３ 共通要素
（１） ＜ｐｏｒｔ ＩＤ＞
ｐｏｒｔ ＩＤ は外部信号とインターフェスを行う信号の名称を定義します。＜ｐｏｒｔ ＩＤ＞は以下の構文で定義されます。
| ＜ｐｏｒｔ ＩＤ＞ | ：：＝ | ＜ｐｏｒｔ ｎａｍｅ＞｜＜ｓｕｂｓｃｒｉｐｔｅｄ ｐｏｒｔ ｎａｍｅ＞ | |
| ＜ｐｏｒｔ ｎａｍｅ＞ | ：：＝ | ＜ＶＨＤＬ ｉｄｅｎｔｉｆｉｉｅｒ＞ | |
| ＜ｓｕｂｓｃｒｉｐｔｅｄ ｐｏｒｔ ｎａｍｅ＞ | ：：＝ | ＜ＶＨＤＬ ｉｄｅｎｔｉｆｉｉｅｒ＞（ ＜ｓｕｂｓｃｒｉｐｔ＞ ） | |
| ＜ｓｕｂｓｃｒｉｐｔ＞ | ：：＝ | ＜ｉｎｔｅｇｅｒ＞ |
（２）＜ｉｎｓｔｒｕｃｔｉｏｎ ｎａｍｅ＞
ｉｎｓｔｒｕｃｔｉｏｎ ｎａｍｅ はこのスタンダードで定義されたインストラクション名又はデバイスメーカーによってつけられたインストラクションを示します。
| ＜ｉｎｓｔｒｕｃｔｉｏｎ ｎａｍｅ＞ | ：：＝ | ＢＹＰＡＳＳ｜ＣＬＡＭＰ｜ＥＸＴＥＳＴ｜ＨＩＧＨＺ｜ＩＤＣＯＤＥ｜ＩＮＴＥＳＴ｜ＲＵＮＢＩＳＴ｜ＳＡＭＰＬＥ｜ＵＳＥＲＣＯＤＥ｜＜ＶＨＤＬ ｉｄｅｎｔｉｆｉｅｒ＞ |
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